|
|
[ aleksazr @ 12.02.2012. 12:52 ] @
|
| Ne bih da skidam i instaliram ako nisu ispravili grešku,
pa ako neko ima Xilinx ISE 13.4 i ne mrzi ga da proba...
(ostatak planete spava, pa rekoh da probam ovde :)
http://forums.xilinx.com/t5/Im...DIA0-through-DIA31/td-p/211071
Treba se skine from here i similar project pa synthesize, implement, generate programming file
i da se vidi da li će biti greške tipa PhysDesignRules:812 - Dangling pin <DIA0>
Hvala
Možda ovo nije najbolji sub-forum, ali ne vidim da ima za FPGA. |
[ bogdan.kecman @ 13.02.2012. 05:08 ] @
meni se skida 13.4 (posto me impact koji imam nesto zeza, izbacuje mi za xc2c256 INFO:iMPACT:1982 - '1':Done bit could not be programmed correctly, a xc2c256 koliko ja znam nema done bit ..) pa cu da probam za par sati kada ga stavim .. doduse samo webpack, nadam se da je to dovoljno
[ bogdan.kecman @ 13.02.2012. 07:14 ] @
za rom.zip
synthetize prolazi ok:
Code:
Regenerate Core - rom: All required files are available.
Process "Regenerate Core" completed successfully
Started : "Synthesize - XST".
Running xst...
Command Line: xst -intstyle ise -ifn "/home/xilinx/x/rom/tester.xst" -ofn "/home/xilinx/x/rom/tester.syr"
Reading design: tester.prj
=========================================================================
* HDL Compilation *
=========================================================================
Compiling vhdl file "/home/xilinx/x/rom/ipcore_dir/rom.vhd" in Library work.
Entity <rom> compiled.
Entity <rom> (Architecture <rom_a>) compiled.
Compiling vhdl file "/home/xilinx/x/rom/tester.vhd" in Library work.
Entity <tester> compiled.
Entity <tester> (Architecture <Behavioral>) compiled.
=========================================================================
* Design Hierarchy Analysis *
=========================================================================
Analyzing hierarchy for entity <tester> in library <work> (architecture <Behavioral>).
=========================================================================
* HDL Analysis *
=========================================================================
Analyzing Entity <tester> in library <work> (Architecture <Behavioral>).
Entity <tester> analyzed. Unit <tester> generated.
=========================================================================
* HDL Synthesis *
=========================================================================
Performing bidirectional port resolution...
Synthesizing Unit <tester>.
Related source file is "/home/xilinx/x/rom/tester.vhd".
Unit <tester> synthesized.
=========================================================================
HDL Synthesis Report
Found no macro
=========================================================================
=========================================================================
* Advanced HDL Synthesis *
=========================================================================
Reading core <ipcore_dir/rom.ngc>.
Loading core <rom> for timing and area information for instance <my_rom>.
=========================================================================
Advanced HDL Synthesis Report
Found no macro
=========================================================================
=========================================================================
* Low Level Synthesis *
=========================================================================
Optimizing unit <tester> ...
Mapping all equations...
Building and optimizing final netlist ...
Found area constraint ratio of 100 (+ 5) on block tester, actual ratio is 2.
Final Macro Processing ...
=========================================================================
Final Register Report
Found no macro
=========================================================================
=========================================================================
* Partition Report *
=========================================================================
Partition Implementation Status
-------------------------------
No Partitions were found in this design.
-------------------------------
=========================================================================
* Final Report *
=========================================================================
Clock Information:
------------------
-----------------------------------+------------------------+-------+
Clock Signal | Clock buffer(FF name) | Load |
-----------------------------------+------------------------+-------+
clka | BUFGP | 1 |
clkb | BUFGP | 1 |
-----------------------------------+------------------------+-------+
Asynchronous Control Signals Information:
----------------------------------------
No asynchronous control signals found in this design
Timing Summary:
---------------
Speed Grade: -5
Minimum period: No path found
Minimum input arrival time before clock: 1.868ns
Maximum output required time after clock: 7.801ns
Maximum combinational path delay: 7.319ns
=========================================================================
Process "Synthesize - XST" completed successfully
ali na zalost implement za ovaj fpga trazi full ise, nece samo sa dzabe webpack-om :(
[ bogdan.kecman @ 13.02.2012. 07:24 ] @
evo ga MAP na "fix" ise-u
Code:
Started : "Map".
Running map...
Command Line: map -intstyle ise -p xc3s50a-vq100-5 -cm area -ir off -pr off -c 100 -o tester_map.ncd tester.ngd tester.pcf
Using target part "3s50avq100-5".
vvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvvv
INFO:Security:54 - 'xc3s50a' is a WebPack part.
WARNING:Security:42 - Your software subscription period has lapsed. Your current
version of Xilinx tools will continue to function, but you no longer qualify for
Xilinx software updates or new releases.
----------------------------------------------------------------------
Mapping design into LUTs...
Running directed packing...
Running delay-based LUT packing...
Running related packing...
Updating timing models...
WARNING:PhysDesignRules:812 - Dangling pin <DIA0> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA1> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA2> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA3> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA4> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA5> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA6> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA7> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA8> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA9> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA10> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA11> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA12> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA13> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA14> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA15> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA16> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA17> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA18> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA19> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA20> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA21> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA22> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA23> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA24> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA25> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA26> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA27> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA28> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA29> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA30> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
WARNING:PhysDesignRules:812 - Dangling pin <DIA31> on
block:<my_rom/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cs
tr/ramloop[0].ram.r/s3a_noinit.ram/dpram.ram>:<RAMB16BWE_RAMB16BWE>.
Design Summary:
Number of errors: 0
Number of warnings: 32
Logic Utilization:
Number of 4 input LUTs: 32 out of 1,408 2%
Logic Distribution:
Number of occupied Slices: 16 out of 704 2%
Number of Slices containing only related logic: 16 out of 16 100%
Number of Slices containing unrelated logic: 0 out of 16 0%
*See NOTES below for an explanation of the effects of unrelated logic.
Total Number of 4 input LUTs: 32 out of 1,408 2%
Number of bonded IOBs: 51 out of 68 75%
Number of BUFGMUXs: 2 out of 24 8%
Number of RAMB16BWEs: 1 out of 3 33%
Average Fanout of Non-Clock Nets: 1.27
Peak Memory Usage: 691 MB
Total REAL time to MAP completion: 3 secs
Total CPU time to MAP completion: 2 secs
NOTES:
Related logic is defined as being logic that shares connectivity - e.g. two
LUTs are "related" if they share common inputs. When assembling slices,
Map gives priority to combine logic that is related. Doing so results in
the best timing performance.
Unrelated logic shares no connectivity. Map will only begin packing
unrelated logic into a slice once 99% of the slices are occupied through
related logic packing.
Note that once logic distribution reaches the 99% level through related
logic packing, this does not mean the device is completely utilized.
Unrelated logic packing will then begin, continuing until all usable LUTs
and FFs are occupied. Depending on your timing budget, increased levels of
unrelated logic packing may adversely affect the overall timing performance
of your design.
Mapping completed.
See MAP report file "tester_map.mrp" for details.
Process "Map" completed successfully
to je na rom.zip .. kao sto vidis i dalje ima taj warning koji spominjes .. imal potrebe da probam i rom2.zip ili ? [ bogdan.kecman @ 13.02.2012. 07:28 ] @
rom2.zip (tester) prolazi bez warninga
dakle samo taj prvi rom.zip ima warninge za taj dangling ovo ono, ali pazi, on prodje map i izgenerise programming file .. ne izbacuje greske, samo warninge .. ne zanm kako je na starijoj verziji
[ aleksazr @ 13.02.2012. 13:03 ] @
Pa ne znam na šta tačno misliš kad kažeš da traži full ISE, jer i ja koristim webpack.
A nisu valjda promenuli tako nešto između manjih verzija.
Osim ako ga nisi registrovao, a to izgleda moraš da bi radilo sve kako treba.
Ja sam to uradio za 13.3 (i prethodni koji sam nekad koristio, 10.1)
I kod mene izgeneriše programming file, izbacuje samo warning, nema error... ali ni taj warning mi se ne sviđa.
Otvorio sam web case pa čekam odgovor... da li može nekako da se popravi, ili da ignorišem.
Dobro da bar taj ROM2.zip prolazi bez greške.
Ali, da li si uradio po uputstvu, (de)komentarisao linije 46-47?
Edit: da li 13.4 radi kako treba sa DONE bitom kode tebe?
[Ovu poruku je menjao aleksazr dana 13.02.2012. u 15:41 GMT+1]
[ bogdan.kecman @ 13.02.2012. 16:42 ] @
Citat: aleksazr: Pa ne znam na šta tačno misliš kad kažeš da traži full ISE, jer i ja koristim webpack.
imam dzaba webpack licencu, instalirao sam ise, stavio tu licencu, kada sam pustio MAP on mi je rekao nesto tipa "ne mogu da nadjem licencu za ovaj fpga..." tako nesto nisam zapamtio ... onda sam prebacio "licencu" sa 13.2 koji je full na 13.4 i sve je proradilo kao sto vidis
Citat: aleksazr:
Osim ako ga nisi registrovao, a to izgleda moraš da bi radilo sve kako treba.
Ja sam to uradio za 13.3 (i prethodni koji sam nekad koristio, 10.1)
moguce da nesto nisam dobro uradio, ne verujem da su bacili podrsku za taj fpga izmedju 2 podverzije
Citat: aleksazr:I kod mene izgeneriše programming file, izbacuje samo warning, nema error... ali ni taj warning mi se ne sviđa.
na zalost, nemam dovoljno iskustva sa fpga da bi ti pomogao dalje od toga :( ... ko zna, za koji mesec, mozda :D
Citat: aleksazr:
Otvorio sam web case pa čekam odgovor... da li može nekako da se popravi, ili da ignorišem.
ja imam razlicita iskustva sa warnings-ima, u 50% slucajeva mogu laca da se ignorisu dok u drugih 50% slucajeva govore da si nesto "zas*o" ... e sad, kao sto rekoh, nemam dovoljno .. da bi mogao da znam sta je u ovom slucaju :D
Citat: aleksazr:Dobro da bar taj ROM2.zip prolazi bez greške.
Ali, da li si uradio po uputstvu, (de)komentarisao linije 46-47?
nisam nisto (de)komentarisao
oces da probam opet rom2?
Citat: aleksazr:
da li 13.4 radi kako treba sa DONE bitom kode tebe?
jok. ja gadjam da je meni rsno ovaj coolrunner ... to je neka stara dev plocka a coolrunner ima samo 1000 upisa u flash tako da pretpostavljam da je prosto umro i da zato nece da upise nista u sebe ... donece mi drugar drugi pa cu da zamenim, sva sreca pa je tqf144 a ne neki bga posto bi onda mogao samo da ga kantiram.. svejedno sam odlucio za ovaj projekat da koristim XC95144XL-10TQG144C, em je jeftiniji em jednostavniji za napajanje, em 10000 upisa u flash a ima dovoljno mesta za ovaj moj "program" (taman staje :D ) ...
[ aleksazr @ 13.02.2012. 17:49 ] @
Misliš da si ga programirao 1000 puta? Teško.. :)
A ROM2 možeš da probaš, ali čisto sumnjam da će da radi, čim ROM ne radi.
Iz Xilinxa mi rekli u stilu: to radi, a warning je greška, odnosno, ne bi ni trebalo da se prikaže...
[ bogdan.kecman @ 13.02.2012. 17:59 ] @
dal sam ga puko 1000 puta .... ko zna, imam ja njega nekoliko godina, probao sam svasta na njemu ... samo prosli put kada sam ga koristio sam spucao u njega min 100 puta novi bitstream .. tako da nije problem nakucati 1000 komada .. ako je uopste to, ne znam kako bih proverio :( ... nego nisam od pocetka znao da g*o moze samo 1000 puta da se upuca :(
za rom2, da kada od/za komentarisem
Code:
-- wea => we, -- comment this line
wea => "0", -- un-comment this line & Re-implement
pravi opet bitstream ali puca warninge na onaj dangling samo tako [ aleksazr @ 13.02.2012. 18:55 ] @
Moram da se zahvalim Kecmanu... od 7,000,000,000 ljudi - samo jedan je Bogdan Kecman!
[ bogdan.kecman @ 13.02.2012. 22:18 ] @
nema na cemu, samo sam pustio primerak kada sam vec instalirao 13.4 zbog sebe ... nije da je resilo problem :( (ni meni ni tebi)
steta sto nemamo ovde neki malo jaci tim za cpld/fpga .. no nesto ih nisam ni napolju sretao, uglavnom je http://opencores.org/ najjaci forum koji sam video do sada .. mada nisam video da "Tretiraju" pocetnike :D [ aleksazr @ 13.02.2012. 23:47 ] @
Pa od onih 7milijardi ljudi još neki je imao 13.4, ali džaba!
Inače, ja sam od ovog odustao i stavio lepo message filter.
Kad već kaže čovek iz Xilinxa da će to da radi, ajd da mu verujem.
[ bogdan.kecman @ 14.02.2012. 00:11 ] @
nisam gledao uospte sta taj kod radi ali ime "ram" mi daje neku ideju :D ... zar ti nije bilo jednostavnije da iskoristis direkt xilinx-ov BRAM modul u samo ISE-u?
[ aleksazr @ 14.02.2012. 13:46 ] @
Ne znam na šta tačno misliš... kakav direkt modul?
Koliko ja znam, BRAM može da se dobije na ove načine:
1. CORE generator
2. infer
3. instantiation
na šta si ti mislio?
CoreGen sam koristio na oba primera, a evo i infer, čisto ako nekog zanima.
Treći model još nisam koristio, mada bi on verovatno izbacio warningse, jer daje pristup svim signalima,
ali tu nisam siguran kako bih upisao početne podatke ROMa.
A i dosta mi je da me Xilinx davi sa glupostima.
Možda ću jednostavno ignorisati warningse, a možda ću ga pretvoriti u RAM (sada je ROM, a čini mi se da će sa RAMom manje daviti). [ bogdan.kecman @ 14.02.2012. 14:33 ] @
mislio sam na ip(core generator & system architect)...
no ko sto rekoh, nisam ja bas iskusan tu ..
[ aleksazr @ 17.02.2012. 13:30 ] @
Konačni odgovor Xilixa je:
Spartan 3 je stari čip, mi sad radimo samo seriju 7.
(Inače, u Farnellu jedva da može Spartan 6 da se nađe)
Čisto da znate da ne gubite vreme sa otvaranjem Web Case ako ne radite sa najnovijim čipovima.
[ bogdan.kecman @ 17.02.2012. 13:51 ] @
farnell prodaje "komadno" zato i nema, xilinx generalno sve svoje prodaje na "tocak" ... xilinx + avnet je skoro bio ovde drzao neku prezentaciju (hvala gospodi iz tagora na pozivu) i pricali su o engineering samplovima .. ali je prilicno jasno da xilinx svoju prodaju zasniva na velikim paketima i da ih "mi ne zanimamo".... To je kombo, os da probas, radis sitno, kupi dev kit od hiljadu dolara i onda kupi hiljadu bga cipova i ne smaraj .. za sve manje "nismo vazni" ... ja sam pitao da li ce mozda ijedna sedmica ili nedaj boze zynq da bude u "solderable" kucistu (tqfp144 na primer ili bilo sta sto nije hebeni bga), lik iz xilinx-a samo sto nije umro od smeha .. naravno da nece, koga jos zanima da pravi "ne-bga" cip ..
cuo sam da je altera po tom pitanju bolja, ali nemam nikakva iskustva (znam dosta ljudi koji koriste i koji se kunu da je za hobi i malu proizvodnju mnogo bolje a opet znam neke koji su presli sa altere na xilinx i kazu da su alati za xilinx toliko bolji i stabilniji da je altera neupotrebljiva ..)
ja sam jos tezak pocetnik (nemam ni godinu dana iskustva) sa fpga tako da meni nije problem da preskocim :D (posebno sto za alteru imam klon original kabla a za xilinx simuliram neki paralelni koji malo malo pa ne radi) na alteru ... jedino me jos na xilinx-u drzi to sto imam neki spartan 3an dev kit i imam nekog sitnog iskustva sa ise-om ... no, bas cu da se iscimam da probam quartus ovih dana
[ aleksazr @ 17.02.2012. 14:27 ] @
Ja sam hteo da pređem na Alteru kad mi je trebalo više unutrašnjeg RAMa,
pa sam skinuo Quartus i radio par dana.. posle odustao, jer je ispalo da mi ne treba više RAMa.
Sećam se da Quartus brže radi (synthesize, implement), da se CoreGen zove nekako drugačije...(ali da postoji).
Na kraju sam ipak odabrao Spartan 3A, jer je najjeftiniji u Farnellu.
A što se tiče ovog problema sa warninzima, xilinx reče da stavim filter.
Ja ne želim nikakve warninge, pa sam ga preuredio u RAM.
Kad sam koristio verziju 10, isto je bilo nekih problema... ali je bar radilo brže.
Tako da svaka verzija ima problema, koji nikad ne budu rešeni jer stalno ganjaju nove
verzije i nove čipove, uvode nove bugove itd... kao da kreteni pišu software.
Kada bi ti ljudi pravili i same čipove, onda samo da se obesimo svi na gomilu.
Sa Quartusom nisam imao dovoljno iskustva.
Da li je neko koristio Altera FPGA, neka iskustva?
[ bogdan.kecman @ 17.02.2012. 14:56 ] @
meni je ISE super brz posto ga teram nativno na linuxu, radi bas ko zmaj, najveci fpga mi zavrsi sve korake za ispod 2 sekunde .. najveci fpga koji sam koristio je pakovao ispod 30sec .. tako da sto se toga tice nemam problem .. warnings mi ne smeta (ne znam de se pale filteri za warninge, ima jedan dosadan, reci kako da upalim :D ) preterano tako da ni tu nemam problem ... ono gde vidim problem je
- nema cipova u tqfp100 i tqfp144 da valja, sve sa malo vise celija je bga, sto ne moze milion cells i 64 pina nikako mi nije jasno, nego ako dizu broj celija svi misle da moraju da dignu broj io pinova :(
- koliko sam cuo altera ima cpld i fpga koji imaju vise banki koje mogu da rade na razlicitim nivoima, dakle mogu da imam i 1.2V i 1.8V i 3.3V i 5V banke istovremeno... mada mi to sa tom konfiguracijom nije sve skroz jasno :D ... vhdl sam skonto (samo jos da malo iskustvo..) ali mi je pisanje UCF-a i dalje magija :D :D :D sad sam uzo neku knjigu pa cu da prodjem od pocetka (evo stigo vec na pola od 155 strana :D )
ono sto je primetno je da i quartus i ise imaju full podrsku za pateticne cipove u free verziji (cpld + par pateticnih fpga koji se nalaze na popularnim dev kitovima) i to je to ... za sve preko mora prodas bubreg ... sa druge strane, fix za ise radi vise manje na svim verzijama (samo stavis lic file i to je to) dok quartus ima neki patch (nije samo licenca vec je i kod patchovan) koji radi npr za q10 ali ako stavis sp1 vozdra prijatelji ... to mije malo cudno, bolja podrska krekova za xilinx govori dosta o popularnosti, posto da je quartus popularan bilo bi krekova na svakom cosku ... doduse, mozda njihova free verzija ipak podrzava dovoljno .. moracu da probam
[ aleksazr @ 17.02.2012. 19:38 ] @
Message filtering: otvoriš Design Summary/Reports pa prati uputstvo iz prikačenih slika.
Da li si možda mislio da ti CPLD uradi za 2 sec?
I Xilinx ima banke, uglavnom 4, i svaka može da ima svoj napon (ali posle Spartana 2 nema 5V tolerancije)
[ bogdan.kecman @ 17.02.2012. 22:32 ] @
:D :D :D
"najveci fpga mi zavrsi sve korake za ispod 2 sekunde .. najveci fpga koji sam koristio je pakovao ispod 30sec "
ovo prvo sam mislio CPLD :D .. .najveci CPLD mi zavrsi za 2sec a najvece fpga koje sam probao (spartan 3an) mi radi ispod 30sec ... no kao sto rekoh, moje iskustvo je znaaaaaaaaacajno malecno i beznacajno za neko ozbiljno poredjenje :D
elem, znam da ima xilinx isto banke i da imaju razlicite napone ... no neko mi rece da altera u proseku ima vise banki (u na cpld i na fpga) i da imaju vise uredjaja sa 5v tolerant i vise uredjaja sa 3v tolerant ulazima od xilinx-a ... no isto tako sam spomenuo da mi je pisanje ucf-a magija (koliko sam ja svatio stvari tipa pull up, pull down, napon na kome banka radi i slicno se ovde stavljaju... ja za sada umem
Code:
NET "Q<39>" LOC = "P107";
i tu se prica zavrsava ... a video sam fore tipa:
Code:
net clk loc = p38 | bufg=clk | data_gate;
net rst loc=p143 | data_gate;
net cken loc = p94 | data_gate;
net sw0 loc=p39 | bufg=data_gate;
i sad, skonto sam ja sta ovo radi (tako sto sam napekao i probao) ali do .. prvo zasto bi ovo neko radio u UCF fajlu a ne u vhdl/verilog-u, drugo kako ovo uopste radi (skapirao sam ja da on napravio da radi "enable" ulaza P38 sa P39 koji opet ponisti sa P94 i P143 .. ali sam skapirao "pig" metodom, ne kapiram uopste sta pise to u fajlu) ... a sto je najgore, gledam neke druge primere i to sto vidim u primerima apsolutno ne mogu da spojim sa onim sto vidim u datasheet-u :D :D :D
no .. krenuo sam da citam odlicnu a dzaba knjigu o vhdl-u, valjda cu do kraja nauciti nesto i o ucf-u, moram da priznam da do 53ce strane jos nisam naucio nista novo, doduse knjiga bez appendix-a ima 120+ tako da ... ima jos da se cita :D [ bogdan.kecman @ 18.02.2012. 03:02 ] @
btw, sad sam pustio 13.4 nad ovim ROM projektom da testiram brzinu, 21sec mu je trebalo za "re-run all"
A cpld sam se malo presao za 2-3 sekunde, 11-12 sekundi mi radi za xc2c256
btw, ove poruke koje mene nerviraju (samo kod cpld-a kuka sto nema .ise zato sto taj cpldfit ili kako se vec zove ne zna da cita xise, to je glupavi xilinx zaboravio da sredi vec 4 verzije) kaze da greska nema kod ovo ono i ne moze da filtrira... bedak
[ bogdan.kecman @ 18.02.2012. 04:44 ] @
Citat: bogdan.kecman:no .. krenuo sam da citam odlicnu a dzaba knjigu o vhdl-u, valjda cu do kraja nauciti nesto i o ucf-u, moram da priznam da do 53ce strane jos nisam naucio nista novo, doduse knjiga bez appendix-a ima 120+ tako da ... ima jos da se cita :D
Done :( .. totalni bedak, nista novo nisam naucio, odlicno za pocetnike za vhdl ali nema nista o samim cipovima (prica oko blokova, definicije ucf-a etc etc ) ... [ aleksazr @ 18.02.2012. 19:27 ] @
Za UCF, što se tiče definicije samog PINa, ja koristim uglavnom ovo:
NET "name" LOC = Pxx | IOSTANDARD = LVTTL | SLEW = SLOW (ili FAST) | DRIVE = x;
(ima još i neki IOB DELAY, ali se ne sećam konkretno...)
zatim dodaješ tajming:
frekvencija kloka od 40MHz:
NET "CLK" PERIOD = 25 ns;
setup/hold time za input:
OFFSET = IN 5 ns VALID 10 ns BEFORE "CLK" RISING;
setup time je 5ns, a hold time takođe 5 ns, zato što signal počinje 5ns pre clk rising i validan je 10 ns.
output time:
OFFSET = OUT 15 ns AFTER "CLK" RISING;
[ bogdan.kecman @ 19.02.2012. 00:08 ] @
zanimljivo, hvala, krenuo sam da citam xilinx-ov "constraints guide" ... 327 strana :( .. ovo ce da potraje .. ovo bre uopste nije tako jednostavno kako sam ja mislio
[ Chris Slade @ 19.02.2012. 00:51 ] @
@bogdan.kecman
Znam da nije vezano za temu ali prosto moram da pitam. Procitao sam da koristis Spartan 3AN development kit koji ja bezuspesno pokusavam da nabavim u Beogradu. Na farnell-ovom sajtu imaju dva uvoznika. Proverio cene kod oba.
Uvoznik 1: 466.7 evra ( kad na dupe nisam pao )
Uvoznik 2: 32000 dinara bez PDV ( sto je isto mnogo vise nego na farnell sajtu )
Zanima me gde si uzeo svoj razvojni ( ako ti nije problem neka konkretna informacija )? Ili si pristao na dranje gore pomenutih?
Mislim sto je mnogo, mnogo je, cak i sa sipingom, carinom, tra la la dazbinama, ugradjuju se bezobrazno.
Vise mi se isplati da sednem na voz i odem u Temisvar, zatim na drugi voz do Kluz Napoke, kupim u Digilent-ovoj prodavnici i prenesem vec nekako ovamo.
Hvala.
[ bogdan.kecman @ 19.02.2012. 12:48 ] @
kupio sam ovde: http://www.mirifica.it/store/8-xilinx-xilinx (po preporuci kolege sa foruma)
platio shipping, carinu, pdv i opet je bilo znacajno manje od tih 400 eur koliko ti traze
vezano za sam dev kit, pogledaj bolje 3A umesto 3AN. Fora sa AN je sto AN serija fpga ima na samom cipu nalepljen atmel flash te ti kao ne treba externi flash, ali to je tehnologija koja se pokazala jako losa (skupa + nesigurna, mnogo lako se ukrade sadrzaj tog firmware-a sa tog atmel flash-a) tako da je xilinx prestao da ih pravi, samo spartan 3AN fpga-i su teski za nabavku a nijedna dalja serija xilinx-a vise nema ugradjeni flash..
ako budes narucivao sebi, obavezno naruci i
http://www.mirifica.it/store/23-hirose-fx2-100s-127dsl71.html
i
http://www.mirifica.it/store/24-hirose-fx2ba-100sa-127r.html
to je konektor da mozes da zakacis periferiju na sam dev board. ja sam se zezno i nisam sebi to narucio a sad mi glupo da placam postarinu zbog 2 konektora ... ako budes narucivao sebi, mozes slobodno i meni da narucis ta dva konektora pa cu ti dati pare.
[ Chris Slade @ 19.02.2012. 15:41 ] @
Na zalost ni Spartan-3A ni Spartan-3AN nemaju na lageru. Nesto najslicnije je
Digilent Spartan-3E Starter Board Academic. Ja u stvari do sad nista nisam narucivao preko neta (uplasila su me losa iskustva nekih mojih projatelja sa online kupovinom), pa sam zato mislio da idem preko lokalnih dahija. Ali avaj.
Koliko izadje carina (na www.carina.rs apsolutno nikakva informacija)?
Ovaj siping od 30 evra za Srbiju mi je OK.
Jedini problem mi je nacin placanja, naime imam Intesa Maestro card (dobio od njih mail da se moze koristiti za online kupovinu) koji nije na listi accepted payments. E sad da li da menjam karticu ili da se raspitam za ovaj bank transfer (in a currency other than euro) sto stoji na sajtu. Sto se tice konektora no problem, mogu da ih narucim i za tebe. [ bogdan.kecman @ 19.02.2012. 17:39 ] @
ja sam mirificu placao sa efg visa karticom, a mislim da sam od njih nesto narucivao i internet vizom iz intesa banke ili reifeisen banke ne secam se.
koliko ja znam maestro intesin ne radi na netu ne znam odakle im ideja da radi (maestro je ona kartica koja je debitna njihova default, nije embosovana, ona ne radi sigurno, ako imas vec racun u intesi uzmi njihovu intesa internet vizu ona radi) ...
za carinu, kazem ti, ako posalju obicnom postom u najgorem slucaju izadje (cena+postarina+350din ) * 1.1 * 1.18 (1.1 je carina 10%, 1.18 je 18% pdv) ili bese onih 350din ne ulazi u osnovicu za carinu/pdv ne secam se .. ali u svakom slucaju podnosljivo
[ bogdan.kecman @ 19.02.2012. 17:58 ] @
obrati paznju da je i ove ostale xilinx-xilinx uglavnom pravio digilent tako da tu nemas problem :D kvalitet je izvanredan .. ovi nexys 2 su vrlo popularni, imas sa 500 i 1200 gate-ova .. i koristi isti onaj konektor za expanziju tako da ga obavezno uzmi posto inace nije lako zakaciti periferije (a onda posle glupo da zbog 20e konektora placas 30e postarinu :D )
[ Chris Slade @ 19.02.2012. 18:18 ] @
OK, hvala na brzom odgovoru. Ovih dana idem u banku da izvadim inteza internet vizu.
[ bogdan.kecman @ 19.02.2012. 18:28 ] @
nema na cemu, btw, moje iskustvo - uzmi sto vecu spravu (sto vise gateova, sto vise periferija na dev kitu tipa ddr, sram, flash ..) posto se sa vise resursa na ploci vrlo malo povecava cena ploce, a bolje ti je da na dev kitu imas fpga sa 5000 ili 50000 gate-ova pa da onda mozes da testiras svasta i da znas da ti za projekat treba 500 gate-ova, nego da imas dev sa 500 i ne mozes da probas nesto kompleksnije
Copyright (C) 2001-2024 by www.elitesecurity.org. All rights reserved.
|